6 - Conception VHDL et implémentation sur FPGA du Code Reed Solomon (15,k,d)

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Pour citer ce document :
URI: http://hdl.handle.net/2042/2447
Title: 6 - Conception VHDL et implémentation sur FPGA du Code Reed Solomon (15,k,d)
Author: NAJAH, S.; MRABTI, M.
Abstract: Le code Reed Solomon est un code détecteur et correcteur d’erreurs qui joue un rôle très important pour la transmission numérique. Nous proposons dans ce papier une implémentation matérielle à partir d’une description VHDL de ce code. L’implémentation est réalisée sur un FPGA de Xilinx. L’architecture proposée a un débit de 80 Mbps avec une fréquence de 20 MHZ, et une surface de 1308 CLBs.
Description: The Reed Solomon code is a detecting corrective code, which play a very important role for the digital transmission. We propose in this paper a design and implementation with VHDL langage description. The implementation is realized on a FPGA of Xilinx. The proposed architecture has throughput of 80 Mbps with a frequency of 20 MHZ, and a surface of 1308 CLBs.
Subject: Code détecteur et correcteur d’erreurs, code Reed Solomon, VHDL, FPGA; Detecting correcting code, Reed Solomon code, VHDL, FPGA
Publisher: GRETSI, Saint Martin d'Hères, France
Date: 2005

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