5 - Algorithmes de traitement d'image et réseaux systoliques

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dc.contributor.author FOUQUES, Michel
dc.contributor.author SAMY, Roger
dc.date.accessioned 2005-09-12T15:17:29Z
dc.date.available 2005-09-12T15:17:29Z
dc.date.issued 1985
dc.identifier.citation Traitement du Signal [Trait. Sign.] ,1985, Vol. 2, N° 1, p. 67-74 en
dc.identifier.issn 0765-0019
dc.identifier.uri http://hdl.handle.net/2042/2303
dc.description This paper describes the architecture of a chip for performing the 2 D convolution. The systolic architecture proposed by H . T. Kung (1] has been chosen for the array of basic cells but a second level of systolic architecture has been introduced with the internai structure of a basic cell . The basic cell performs multiplication/accumulation in a serial way with a systolic architecture at the bit level.
dc.description.abstract Cet article présente l'architecture d'un circuit réalisant l'opération de convolution bidimensionnelle, dans le cas usuel d'un masque de dimension 3 x 3 . Les contraintes d'intégrabilité (sous forme d'un composant VLSI) ont amené à choisir une architecture systolique à deux niveaux - association systolique de cellules élémentaires de multiplication-addition de mots binaires ; - association systolique de microcellules opérant sur les bits .
dc.format.extent 52732 bytes
dc.format.mimetype application/pdf
dc.language.iso fr en
dc.publisher GRETSI, Saint Martin d'Hères, France en
dc.relation.ispartofseries Traitement du Signal
dc.subject Convolution 2D, architecture systolique, intégration VLSI fr
dc.subject 2 D convolution, Systolic architecture, VLSI integration
dc.title 5 - Algorithmes de traitement d'image et réseaux systoliques en
dc.title.alternative A real-time 2 level systolic 2 D convolution chip en
dc.type Article en


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