2 - Une architecture optimisée de processeur de filtrage numérique intégré: évaluation graphique de son rendement

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dc.contributor.author MARTIN (E.) en_US
dc.contributor.author REYNAUD (R.) en_US
dc.contributor.author ELLEAUME (P.) en_US
dc.contributor.author WANBERGUE (C.-A.) en_US
dc.contributor.author DEVOS (F.)
dc.date.accessioned 2005-07-20T11:58:57Z
dc.date.available 2005-07-20T11:58:57Z
dc.date.issued 1986 en_US
dc.identifier.citation Traitement du Signal [Trait. Signal], 1986, Vol. 3, N° 1, p. 13-21 en_US
dc.identifier.issn 0765-0019 en_US
dc.identifier.uri http://hdl.handle.net/2042/1593
dc.description This paper deals with the optimization of a digital signal processor's architecture. We define the notion of silicon area temporal utilization efficiency and calculate it with a graphie method . Using benchmark algorithm (Fast Fourier Transform butterfly) we estimate the influence of an architecture choice on its efficiency . In this manner we can objectively measure the contribution of the multifarious modifications .
dc.description.abstract Conception d'un processeur pour filtrage numérique et optimisation de son architecture. Définition de la notion de rendement temporel d'utilisation de la surface de silicium, mesure par méthode graphique. A partir du choix d'une jauge d'algorithme, le papillon de la transformée de Fourier rapide on évalue l'influence de tel choix d'architecture sur les performances et le rendement. On essaye de valider la structure indépendamment de la technologie en_US
dc.format.extent 51964 bytes
dc.format.mimetype application/pdf
dc.language.iso en_US
dc.publisher GRETSI, Saint Martin d'Hères, France en_US
dc.relation.ispartofseries Traitement du Signal
dc.rights http://irevues.inist.fr/utilisation en_US
dc.source Traitement du Signal [Trait. Signal], ISSN 0765-0019, 1986, Vol. 3, N° 1, p. 13-21 en_US
dc.subject.cnrs Traitement signal en_US
dc.subject.cnrs Architecture en_US
dc.subject.cnrs Système en_US
dc.subject.cnrs Méthode graphique en_US
dc.subject.cnrs Filtrage numérique en_US
dc.subject.cnrs Processeur en_US
dc.subject.cnrs Conception circuit en_US
dc.subject.cnrs Optimisation en_US
dc.subject.cnrs Filtrage en_US
dc.title 2 - Une architecture optimisée de processeur de filtrage numérique intégré: évaluation graphique de son rendement en_US
dc.title.alternative An optimized architecture of a digital filtering integrated procesor, and efficiency graphical valuation en_US
dc.type Article en_US
dc.contributor.affiliation Fac. Orsay, inst. électronique fondamentale, Orsay 91405 en_US


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PDF 002.PDF TEXTE.pdf 784.0Kb

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