2 - Une architecture optimisée de processeur de filtrage numérique intégré: évaluation graphique de son rendement

Show full item record

Files in this item

Text file licencedspace.txt 1.869Kb
PDF 002.PDF TEXTE.pdf 784.0Kb

Pour citer ce document :
URI: http://hdl.handle.net/2042/1593
Title: 2 - Une architecture optimisée de processeur de filtrage numérique intégré: évaluation graphique de son rendement
Author: MARTIN (E.); REYNAUD (R.); ELLEAUME (P.); WANBERGUE (C.-A.); DEVOS (F.)
Abstract: Conception d'un processeur pour filtrage numérique et optimisation de son architecture. Définition de la notion de rendement temporel d'utilisation de la surface de silicium, mesure par méthode graphique. A partir du choix d'une jauge d'algorithme, le papillon de la transformée de Fourier rapide on évalue l'influence de tel choix d'architecture sur les performances et le rendement. On essaye de valider la structure indépendamment de la technologie
Description: This paper deals with the optimization of a digital signal processor's architecture. We define the notion of silicon area temporal utilization efficiency and calculate it with a graphie method . Using benchmark algorithm (Fast Fourier Transform butterfly) we estimate the influence of an architecture choice on its efficiency . In this manner we can objectively measure the contribution of the multifarious modifications .
Subject: Traitement signal; Architecture; Système; Méthode graphique; Filtrage numérique; Processeur; Conception circuit; Optimisation; Filtrage
Publisher: GRETSI, Saint Martin d'Hères, France
Date: 1986

This item appears in the following Collection(s)

Show full item record





Advanced Search