Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité

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dc.contributor.author TA, T. -
dc.contributor.author LERAY, P. -
dc.contributor.author LE GLAUNEC, A. -
dc.date.accessioned 2007-11-30T10:25:18Z
dc.date.available 2007-11-30T10:25:18Z
dc.date.issued 2003 en_US
dc.identifier.uri http://hdl.handle.net/2042/13628
dc.description.abstract - Ce papier présente une implémentation sur FPGA (Field Programmable Gate Array) d'un turbo codeur-décodeur en blocs de faible complexité pour des applications à haut débit (i.e. > 25Mbps). Le code retenu pour l'implémentation est le code produit BCH étendu (32, 26, 4)2 (résultant de la concaténation de deux codes BCH étendus (32,26,4)). Les simulations en langage C et la synthèse en VHDL ont permis de montrer que l'utilisation de la structure itérative à traitement par blocs pour l'implémentation du turbo codeur-décodeur peut atteindre un débit de 50 Mbits/s tout en ayant une faible complexité (i.e. < 4500 éléments logiques). fr
dc.format.extent 298262 bytes
dc.format.mimetype application/pdf
dc.language.iso fr en_US
dc.publisher GRETSI, Groupe d’Etudes du Traitement du Signal et des Images en_US
dc.relation.ispartof 19° Colloque sur le traitement du signal et des images, FRA, 2003 fr
dc.rights http://irevues.inist.fr/utilisation fr
dc.source 19° Colloque sur le traitement du signal et des images, 2003 ; p. 622-625 fr
dc.title Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité fr
dc.type conference-meeting-part en_US
dc.contributor.affiliation SUPELEC -Campus de Rennes, équipe ETSN. Avenue de laBoulaie, BP 81127, 35511 Cesson-Sévigné, FRA fr


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PDF A272.pdf 298.2Kb

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