Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité

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Pour citer ce document :
URI: http://hdl.handle.net/2042/13628
Title: Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité
Author: TA, T.; LERAY, P.; LE GLAUNEC, A.
Abstract: - Ce papier présente une implémentation sur FPGA (Field Programmable Gate Array) d'un turbo codeur-décodeur en blocs de faible complexité pour des applications à haut débit (i.e. > 25Mbps). Le code retenu pour l'implémentation est le code produit BCH étendu (32, 26, 4)2 (résultant de la concaténation de deux codes BCH étendus (32,26,4)). Les simulations en langage C et la synthèse en VHDL ont permis de montrer que l'utilisation de la structure itérative à traitement par blocs pour l'implémentation du turbo codeur-décodeur peut atteindre un débit de 50 Mbits/s tout en ayant une faible complexité (i.e. < 4500 éléments logiques).
Publisher: GRETSI, Groupe d’Etudes du Traitement du Signal et des Images
Date: 2003

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