Comparaison performances/complexité de décodeurs de codes BCH utilisés en turbo-décodage

Abstract

Cet article propose une étude comparée entre algorithme et architecture en vue de l'implantation sur silicium et plus particulièrement sur FPGA d'un circuit de turbo-décodage de codes BCH(128,120,4). L'utilisation du langage C - pour les simulations - et du VHDL - pour la synthèse - permettent de comparer les performances et la complexité du circuit en fonction de quelques paramètres essentiels au déroulement de l'algorithme de décodage comme le nombre de bits de quantification, le nombre de concurrents et le nombre de vecteurs de tests.